dllpll

PLL 和 DLL 技術都有這樣的功能，最主要的差異是 PLL 電路中掛一個 VCO (Voltage Control Oscillator 電壓控制振盪器) 推進 buffer；而 DLL 將 input clock 再經過一些額外的 Delay Buffer 調整相位後再拉進 增加推力的 buffer。

兩者之間的對比：對於PLL，用的晶振存在不穩定性，而且會累加相位錯誤，而DLL在這點上做的好一些，抗噪聲的能力強些；但PLL在時鐘的綜合方面做得更好些。

按照實現技術，可以分為類比鎖相迴路（APLL，Analog PLL）和數位鎖相迴路（DPLL，Digital PLL）。 類比鎖相迴路（Analog PLL）是指類比的鑒相器，濾波器可能是主動的，也可能是被動的。

在芯片设计中时钟网络的生成常用两个器件分别是DLL(Delay-locked loop)和PLL(Phase-locked loop)。 这两个期间都能完成 分频，倍频和相位调整的功能。但PLL的分频和倍频范围大，成本高。DLL有一定的分频，倍频能力，主要是用来做时钟相位调整。 在「blog.csdn.net」查看更多資訊 结构一 DLL 的环路结构分两种，一种是输入参考时钟与 DLL 的输出时钟进行比较， 这种结构的 DLL 通常使用于频率综合，时钟产生与信号同步应用中。如下图所示： 结构二

锁相环在时钟的处理和产生非常的重要，可以将时钟比作为整个芯片工作的起跳脉搏，主要分为PLL和DLL两大类，其中PLL又分为模拟PLL和数字PLL；DLL也分为模拟DLL和数字DLL。

本課程由淺入深，先從鎖相迴路的基本元件與工作原理談起，接著闡述各種不同架構的優缺點與特性分析，讓學員快速掌握設計訣竅，而後論及鎖相迴路先天上的瑕疵與相關效能的影響，讓學員學會高效能鎖相迴路設計之各種重要技巧，最後論及實際設計時的必備知識與常見問題的解決方法，全部課程以定性之觀念闡述為主、定量之公式說明為輔，縮短學員進入鎖相迴路設計行列的學習時間。 在延遲鎖定迴路上，由於架構較為簡單且多數元件與鎖相迴路相仿，故將重點擺在工作原理的闡述與兩種鎖定迴路的優缺點比較。 課程最後列舉各種鎖定迴路的主流應用供學員參考

什麼是 DLL 和 PLL? 延遲鎖定回路 (DLL) 和相位鎖定回路 (PLL) 的用途相似,它們都可用於在訊號時序關係隨著處理程序、電壓和溫度變化而變化的環境中保持訊號之間的固定時序關係。 DLL 和 PLL 會持續比較兩種訊號之間的關係,並提供調整和保持兩者之間固定關係的 ...